Yadro·Москва, Санкт-Петербург, Минск, Нижний Новгород·4 дек.
RTL Designer (SoC)
Ориентир по рынку≈ 70 000 – 150 000 ₽наш грубый ориентир по 181 вакансии этого грейда на рынке, без учёта специальности: у работодателя вилка не указана
🌍 УдалённоJuniorПолная занятостьПродуктовая
Стоит ли откликаться
Скорее не тратить время
Судя по тому, как ведёт себя объявление, найм сюда сейчас не идёт.
2 из 4 в норме
Похоже, сюда не нанимают: что спросить, чтобы не откликаться в пустоту
Деньги
Сумму в объявлении не указали. Грубый ориентир: столько платят в 181 вакансии уровня Junior по всему рынку, без учёта специальности.
Живость
Признаки того, что найма здесь сейчас нет:
- Висит 684 дня
- Висит дольше 90% вакансий того же грейда
- У компании 77 из 121 вакансий висят дольше обычного
- Зарплата не указана
- Компания обычно держит вакансии открытыми 667 дней
- Опубликована 4 декабря 2024 г., 684 дня назад
- Текст у источника меняли 1 раз, последний раз 14 октября 2026 г.
- У источника её видели сегодня
Считается по истории наблюдений за вакансией: сколько раз её переоткрывали, меняли ли текст, как долго висит. Выдачу источника сверяем при каждом обходе: пропажу, возврат и правки текста. Это оценка по косвенным признакам, а не факт. Окончательный вывод за вами.
Описание
Обязанности: 12, требования: 12. Понятно, что за работа, ещё до отклика.
- Не сказано
- как оформят, из каких стран можно работать и часовой пояс команды
Что требуют
ОбязательноPythonLinux
Полный разбор в Pro
Это короткий разбор. В Pro полный: под эту вакансию и ваше резюме
Сколько просить
Не продешевите: сумма под ваше резюме, нижняя граница и готовые фразы для торга
Ваше резюме против требований
Пройдёт ли ваше резюме фильтр: что совпало с требованиями и что дописать до отклика
Спросить у работодателя
Что стоит спросить: вопросы именно к этой вакансии для первого созвона
Когда откликаться
Стоит ли спешить: за сколько дней эта компания обычно закрывает вакансии
30 дней Pro: полный разбор каждой вакансииЧто ещё входит в Pro
Чем предстоит заниматься
Разработка и интеграция сложных функциональных модулей для ASIC
Подготовка необходимых вспомогательных блоков, таких как AXI Data Width Converter, AXI CDC bridge, APB CDC Bridge
Подготовка перечня необходимых блоков памятей, их генерация и разработка wrappers для них
Анализ и подготовка RTL блоков для вставки DFT структур, участие в DFT имплементации
Разработка и отладка файлов временных ограничений SDC для функциональных и тестовых DFT режимов
Анализ результатов синтеза, оптимизация критических путей и устранение найденных ошибок и предупреждений
Взаимодействие с командой верификации при разработке интеграционных или нагрузочных тестов и в процессе прототипирования
Отладка возникающих проблем при моделировании сопровождаемой подсистемы или модуля на всех этапах имплементации, начиная от RTL до GDSII-netlist
Изучение документации и сопровождающих скриптов, передача рекомендации команде Backend и архитектору проекта
Оценка требований к пропускной способности шины данных и памяти (также и latency) со стороны интегрируемых блоков
Участие в проработке новых архитектурных решений SoC, например network-on-chip (NoC)
Написание документации
Наши требования
Опыт разработки RTL для ASIC от 3 лет
Отличное знание Verilog/System Verilog
Опыт использования RTL симулятора от 3 лет (любой вендор)
Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI)
Владение скриптовыми языками (perl/python/tcl/shell scripting)
Уверенный пользователь Linux
Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы
Опыт работы с системами контроля версий
Знакомство с make и скриптовыми языками (perl/python/tcl/shell)
Опыт программирования на C/asm
Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением
Опыт с системами Continuous Integration
Мы против мошенников на площадке: если тебя просят заплатить, продиктовать код или установить непонятное приложение, прекращай общение и сразу пиши нам (чат с основателем или форма обратной связи).