Yadro·Москва, Санкт-Петербург, Минск, Нижний Новгород·4 дек.
Инженер по верификации
Ориентир по рынку≈ 180 000 – 300 000 ₽наша приблизительная оценка по 42 вакансиям этой роли и грейда, у работодателя вилка не указана
🌍 УдалённоMiddleПолная занятостьПродуктовая
Стоит ли откликаться
Скорее не тратить время
Судя по тому, как ведёт себя объявление, найм сюда сейчас не идёт.
2 из 4 в норме
Похоже, сюда не нанимают: что спросить, чтобы не откликаться в пустоту
Деньги
Вилку работодатель не назвал. Ориентир на созвон: столько платят в 42 похожих вакансиях Инженер уровня Middle.
Живость
Признаки того, что найма здесь сейчас нет:
- Висит 684 дня
- Висит дольше 90% вакансий того же грейда
- У компании 77 из 121 вакансий висят дольше обычного
- Зарплата не указана
- Компания обычно держит вакансии открытыми 667 дней
Описание
Обязанности: 5, требования: 13. Понятно, что за работа, ещё до отклика.
- Не сказано
- как оформят, из каких стран можно работать и часовой пояс команды
Что требуют
ОбязательноC++JenkinsGitLab CIPythonBash
Надбавка к зарплате на этом уровне: Python +40%.
Полный разбор в Pro
Это короткий разбор. В Pro полный: под эту вакансию и ваше резюме
Сколько просить
Не продешевите: сумма под ваше резюме, нижняя граница и готовые фразы для торга
Ваше резюме против требований
Пройдёт ли ваше резюме фильтр: что совпало с требованиями и что дописать до отклика
Спросить у работодателя
Что стоит спросить: вопросы именно к этой вакансии для первого созвона
Когда откликаться
Стоит ли спешить: за сколько дней эта компания обычно закрывает вакансии
30 дней Pro: полный разбор каждой вакансииЧто ещё входит в Pro
Чем предстоит заниматься
Планирование функциональной верификации и разработка тестовых планов IP блоков
Разработка верификационных окружений для разрабатываемых в компании IP блоков
Автоматизация процедуры тестирования с помощью скриптовых языков
Регрессивное тестирования в системах CI
Взаимодействие с разработчиками IP блока, архитекторами, программистами на всех этапах верификации
Наши требования
Опыт верификации и/или разработки RTL для FPGA или ASIC
Уверенный пользователь RTL симулятора (Mentor, Cadence, Synopsys, Xilinx)
Хорошее знание Verilog/SystemVerilog
Навык работы с системами контроля версий (Gitlab или SVN)
Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы
Знание и опыт практического применения UVM
Знание основ объектно-ориентированного программирования
Хорошее понимание и опыт применения современных SoC интерфейсов (AXI, AHB, ACE, CHI) в задачах верификации и/или разработки
Опыт использования инструментов для формальной верификации
Разработка System Verilog Assertion (SVA)
Использование DPI-C для интеграции C/C++ верификационных моделей
Опыт работы с системами непрерывно интеграции CI (Jenkins, GitLab CI, Bamboo и др)
Знакомство и опыт применения скриптовых языков (Python, TCL, Bash)
Мы против мошенников на площадке: если тебя просят заплатить, продиктовать код или установить непонятное приложение, прекращай общение и сразу пиши нам (чат с основателем или форма обратной связи).