Yadro·Москва, Минск·4 дек.
Инженер по UVM верификации (SoC)
Ориентир по рынку≈ 180 000 – 300 000 ₽наша приблизительная оценка по 42 вакансиям этой роли и грейда, у работодателя вилка не указана
🔄 ГибридMiddleПолная занятостьПродуктовая
Стоит ли откликаться
Скорее не тратить время
Объявление, похоже, просто висит: признаков живого найма нет.
2 из 4 в норме
Похоже, сюда не нанимают: что спросить, чтобы не откликаться в пустоту
Деньги
Сумму в объявлении не указали. Ориентир на созвон: столько платят в 42 похожих вакансиях Инженер уровня Middle.
Живость
Признаки того, что найма здесь сейчас нет:
- Висит 684 дня
- Висит дольше 90% вакансий того же грейда
- У компании 77 из 121 вакансий висят дольше обычного
- Зарплата не указана
- Компания обычно держит вакансии открытыми 667 дней
Описание
Обязанности: 10, требования: 11. Понятно, что за работа, ещё до отклика.
- Не сказано
- сколько дней в офисе
Что требуют
ОбязательноPythonLinux
Надбавка к зарплате на этом уровне: Python +40%.
Полный разбор в Pro
Это короткий разбор. В Pro полный: под эту вакансию и ваше резюме
Сколько просить
Не продешевите: сумма под ваше резюме, нижняя граница и готовые фразы для торга
Ваше резюме против требований
Пройдёт ли ваше резюме фильтр: что совпало с требованиями и что дописать до отклика
Спросить у работодателя
Что стоит спросить: вопросы именно к этой вакансии для первого созвона
Когда откликаться
Стоит ли спешить: за сколько дней эта компания обычно закрывает вакансии
30 дней Pro: полный разбор каждой вакансииЧто ещё входит в Pro
Чем предстоит заниматься
Основное направление работы: функциональная верификация отдельных блоков (IP) и всего СнК в сборе на SystemVerilog по методологии UVM; подключение VIP к тестовому окружению. Все VIP построены по UVM, поэтому подключение и их настройка – полностью задача модульных верификаторов
Подключение и настройка VIP для различных устройств и интерфейсов
Настройка VIP для задач тестирования СнК (настройка типа и плотности трафика, поведения устройства и т.д.)
Разработка UVM-окружения для блоков собственной разработки и тестов для них
Составление верификационного плана
Написание SVA и точек функционального покрытия (functional coverage), сведение их с планом верификации, анализ результатов
Интеграция модульной среды на уровень системы
Разработка системных стимулов и точек покрытия для soft-base тестов СнК
Постановка на регрессионное тестирование
Отладка ошибок
Наши требования
Опыт верификации и/или разработки RTL от 3 лет
Знакомство с архитектурой хотя бы одного современного процессора
Уверенный пользователь RTL симулятора (any vendor)
Хорошее знание Verilog/SystemVerilog
Владение скриптовыми языками (perl/python/tcl/shell scripting)
Уверенный пользователь Linux
Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы
Опыт программирования на ASM, С
Опыт с системами Continuous Integration
Знакомство с UVM
Знакомство с современными SoC интерфейсами (AXI, AHB, OCP)
Мы против мошенников на площадке: если тебя просят заплатить, продиктовать код или установить непонятное приложение, прекращай общение и сразу пиши нам (чат с основателем или форма обратной связи).