Наши требования
Опыт разработки RTL от 3 лет
Знание Verilog/SystemVerilog
Опыт использования RTL симулятора от 3 лет (any vendor)
Опыт использования Linux
Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы
Опыт работы с системами контроля версий
Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (AXI, CHI)
Знакомство с make и скриптовыми языками (perl/python/tcl/shell)
Опыт программирования на C/asm
Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением
Знакомство с методами формальной верификации, SVA
Опыт разработки блоков помехоустойчивого кодирования
Знание стандартов LTE/5G L1
Опыт разработки и имплементации алгоритмов ЦОС
Опыт использования Python или MATLAB/Simulink